Повышение быстродействия цифровых устройств при использовании методики ASMD-FSMD с помощью операторов неблокирующего назначения

Обложка

Цитировать

Полный текст

Открытый доступ Открытый доступ
Доступ закрыт Доступ предоставлен
Доступ закрыт Только для подписчиков

Аннотация

Рассмотрена методика ASMD-FSMD проектирования цифровых устройств, которая заключается в построении блок-схемы автомата с трактом обработки данных (algorithmic state machine with datapath – ASMD), описывающей поведение устройства, и в создании кода проекта на языке Verilog в виде конечного автомата с трактом обработки данных (finite state machine with datapath – FSMD). Одним из направлений развития методики ASMD-FSMD является использование особенностей языка описания аппаратуры (hardware description language – HDL). Выдвинута гипотеза: в методике ASMD-FSMD возможно применение нескольких операторов неблокирующего назначения к одной и той же переменной в одном такте синхронизации, что приведет к увеличению быстродействия устройства. Выдвинутая гипотеза исследована при проектировании синхронных умножителей, реализующих классические алгоритмы умножения c и d. Экспериментальные исследования подтвердили справедливость выдвинутой гипотезы, при этом быстродействие умножителей увеличивается в два-три раза, а стоимость реализации в большинстве случаев уменьшается по сравнению с традиционным подходом.

Полный текст

Доступ закрыт

Об авторах

В. В. Соловьев

Белостокский технологический университет

Автор, ответственный за переписку.
Email: valsol@mail.ru
Польша, ул. Вейска, 45А, Белосток, 15-351

А. С. Климович

Белостокский технологический университет

Email: valsol@mail.ru
Польша, ул. Вейска, 45А, Белосток, 15-351

Список литературы

  1. Gajski D.D., Dutt N.D., Wu A.C., Lin S.Y. High-Level Synthesis: Introduction to Chip and System Design. Boston: Kluwer, 1992.
  2. Auletta R., Reese B., Traver C. // Proc. Int. Conf.on Computer Design ICCD’93. Cambridge (МА). 3–6 Oct. 1993. N.Y.: IEEE, 1993. P. 178.
  3. Karfa C., Sarkar D., Mandal C. // IEEE Trans.2010. V. CAD-29. №. 3. P. 479.
  4. Hu J., Wang G., Chen G., Wei X. // IEEE Access. 2019. V. 7. P. 183435.
  5. Schaumont P., Shukla S., Verbauwhede I. // Proc.Design Automation & Test in Europe Conf. Verona. 11–14 Jul. 2005. N.Y.: IEEE, 2006. V. 1. P. 6.
  6. Zhu J., Gajski D.D. // Proc. 7th Int. Workshop on Hardware/Software Codesign CODES’99. Rome. 3 Mar. 1999. N.Y.: IEEE, 1999. P. 121.
  7. Kavvadias N., Masselos K. // Proc. Int. Conf. onApplication-Specific Systems, Architectures and Processors. Delft. 9–11 Jul. 2012. N.Y.: IEEE, 2012. P. 157.
  8. Banerjee K., Sarkar D., Mandal C. // IEEE Trans. 2014. V. CAD-33. № 12. P. 2015.
  9. Hwang E., Vahid F., Hsu Y.C. // Proc. Int. Conf. on Design, Automation and Test in Europe. Munich. 9–12 Mar. 1999. P. 7.
  10. Abdullah A.C., Ooi C.Y., Ismail N.B., Mohammed N.B. // Proc. Int. Symp. On Circuits andSystems (ISCAS). Montreal. 22–25 May 2016. N.Y.: IEEE, 2016. P. 1942.
  11. Babakov R., Barkalov A., Titarenko L. // Proc. Int. Conf. on The Experience of Designing and Application of CAD Systems in Microelectronics (CADSM). Lviv. 21–25 Feb. 2017. N.Y.: IEEE, 2017. P. 203.
  12. Clare C.R. Designing logic systems using state machines. N.Y.: McGraw-Hill Book Company, 1973.
  13. Green D.H., Chughtai M.A. // IEE Proc. E-Computers and Digital Techniques. 1986. V. 133. № . 4. P. 194.
  14. Baranov S. // Proc. Int. Conf. EUROMICRO.Vasteras. 27–27 Aug. 1998. N.Y.: IEEE, 1998. V. 1. P. 176.
  15. Jenihhin M., Baranov S., Raik J., Tihhomirov V.//Proc. Int. Conf. Latin American Test Workshop (LATW). Quito. 10–13 Apr. 2012. N.Y.: IEEE. 2012. P. 1.
  16. Ciletti M.D. Advanced digital design with the Verilog HDL. New Delhi: Prentice Hall of India, 2005.
  17. Martín P., Bueno E., Rodríguez F.J., Sáez V. // Proc. Annual Conf. IEEE Industrial Electronics. Porto.3–5 Nov. 2009. N.Y.: IEEE. P. 2811.
  18. Saha A., Ghosh A., Kumar K.G. // Proc. Int. Conf. on Advances in Science and Technology. Bangkok.19–22 Jan. 2017. Bangkok: Elsevier, 2017. P. 138.
  19. Burciu P. // J. Electrical Engineering, Electronics, Control and Computer Science. 2019. V. 5. № . 3. P. 1.
  20. Sowmya K.B., Shreyans G., Vishnusai R.T. // Proc.Int. Conf. on Communication and Electronics Systems. Coimbatore. 10–12 Jun. 2020. N.Y.: IEEE, 2020. P. 176.
  21. Salauyou V. // Proc. Int. Conf. on Dependabilityand Complex Systems. Wroclaw, Poland, June 28 – July 2. Cham: Springer, 2021. P. 391.
  22. Salauyou V., Klimowicz A. // Proc. Int. Conf. on Computer Information Systems and Industrial Management. Elk, Poland, 24–26 Sept. 2021. Cham: Springer, 2021. P. 431.
  23. Соловьев В.В. // РЭ. 2021. Т. 66. № 12. С. 1178.
  24. Соловьев В.В. Язык Verilog в проектировании встраиваемых систем на FPGA. М.: Горячая линия–Телеком, 2020.
  25. Соловьев В.В. Основы языка проектирования цифровой аппаратуры Verilog. 2-е изд. М.: Горячая линия–Телеком, 2021.

Дополнительные файлы

Доп. файлы
Действие
1. JATS XML
Скачать
2. Рис. 1. Блок ASMD.

Скачать (94KB)
Метаданные
3. Рис. 2. Операционное устройство синхронного умножителя c.

Скачать (119KB)
Метаданные
4. Рис. 3. Устройство управления синхронного умножителя c в виде графа конечного автомата типа Мили.

Скачать (66KB)
Метаданные
5. Рис. 4. Схема ASMD алгоритма умножения c. Результаты моделирования проекта mult_c_Mealy_FSMD в системе Quartus Prime приведены на рис. 5. Видно, что умножение 4-битовых чисел действительно выполняется за пять тактов синхросигнала clk. Для сравнения на рис. 6 приведены результаты моделирования синхронного умножителя, реализующего алгоритм умножения c, который был спроектирован по традиционной технологии. Как видно, умножение 4-битовых чисел выполняется за девять тактов синхронизации.

Скачать (155KB)
Метаданные
6. Рис. 5. Результаты моделирования умножителя, спроектированного по методике ASMD-FSMD (а) и построенного по традиционной методике (б).

Скачать (319KB)
Метаданные
7. Рис. 6. Коэффициенты (число раз) увеличения быстродействия для каждого примера в системе Quartus.

Скачать (114KB)
Метаданные
8. Рис. 7. Коэффициенты (число раз) увеличения быстродействия для каждого примера в системе Vivado.

Скачать (105KB)
Метаданные
9. Рис. 8. Коэффициенты (число раз) уменьшения стоимости реализации для каждого примера в системе Vivado.

Скачать (99KB)
Метаданные

© Российская академия наук, 2024